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技術(shù)文章

如何實現(xiàn)AESASIC高速低功耗的設(shè)計

閱讀：227發(fā)布時間：2022-4-12

 在前幾篇文章里有給各位說明了如何使用改進算法和低功耗設(shè)計方法，實現(xiàn)高速低功耗的AES ASIC設(shè)計。但因篇幅太大，在此本人總結(jié)了幾個重點，再向各位介紹一下，以此說明ALPU采用AES128 ASIC的設(shè)計在加密系統(tǒng)中是何等的明智。

在介紹之前，我們先要了解一個名稱：T盒算法。 

 

什么是T盒算法呢？T盒算法是AES的改進算法,假設(shè)加密過程中輪變化的輸入為a，輸出為d，則：上式中SRD（S盒）由有限域GF(28)中的乘法逆變換和GF(2)中的仿射變換復(fù)合而成，符號代表有限域GF(28)中的加法運算，符號 代表有限域GF(28)中的乘法運算。 

 

該實現(xiàn)方案中T0~T3，每個表都包含了256個雙字，一共占用4KByte的空間。在每次循環(huán)迭代中，只要通過4次表查詢和4次異或運算，就能快速地得到一次輪操作中一列的運算結(jié)果。改進算法有效降低了關(guān)鍵時序路徑的傳輸延遲，能夠明顯的提高ASIC工作頻率。通過4次表查詢和4次異或運算，就能快速地得到一次輪操作中一列的運算結(jié)果，同時在滿足時序約束的前提下，通過動態(tài)功耗管理和時鐘門控等方法，根據(jù)芯片的工作狀態(tài)關(guān)閉模塊的功能操作并關(guān)閉時鐘網(wǎng)絡(luò)，達到了降低功耗的目的。

采用T盒算法，設(shè)計的數(shù)據(jù)吞吐率可以提高13.8%，同時采用功耗優(yōu)化方案后，normal模式下功耗下降了10.7%，在idle模式時更低。該實現(xiàn)方案適用于ECB，CBC等運行模式。采用這種方案，同樣也可以使得CMOS功耗變得更低。
  

該方案采用了以下兩種低功耗設(shè)計方法。 

1)動態(tài)功耗管理 　　

  

動態(tài)功耗管理是一種系統(tǒng)級低功耗設(shè)計方法，降低功耗的主要思路是根據(jù)芯片工作狀態(tài)改變功耗管理模式，從而在保證性能的基礎(chǔ)上降低功耗。在不同模式下，時鐘的頻率可以進行調(diào)整，一些空閑模塊甚至整個芯片的時鐘也可能會被停止。還可以通過調(diào)整芯片的電壓，進一步降低功耗。由于工作庫的限制，本文沒有對動態(tài)電壓管理作進一步的研究。 

本文采用動態(tài)功耗管理，分為normal和idle兩種功耗模式。有開始(START)信號時，芯片由idle模式進入normal模式，開始對明文分組加密。經(jīng)過初始密鑰加法和10次輪變換，輸出密文分組，并產(chǎn)生結(jié)束(STOP)信號，使芯片返回idle模式。因此設(shè)計了一個鑒相器產(chǎn)生idle模式的控制信號（EN）。電路由與非門和基本RS觸發(fā)器組成（圖1），對輸入信號（開始和結(jié)束）的上升沿感應(yīng)，由D觸發(fā)器輸出EN。具有結(jié)構(gòu)簡單的特點，并對噪聲的影響有很好的抑制作用，并能有效地去除毛刺。 

 

2)時鐘門控 　　

EN有關(guān)閉和打開ASIC內(nèi)部模塊的作用，但這樣不是的，因為EN只是關(guān)閉了內(nèi)部模塊的功能操作，而并沒有把模塊內(nèi)的時鐘網(wǎng)絡(luò)關(guān)閉，也就是說時鐘網(wǎng)絡(luò)依然處于激活狀態(tài)，而時鐘網(wǎng)絡(luò)造成的功耗占總功耗的很大部分，只有關(guān)閉時鐘網(wǎng)絡(luò)才能同時達到關(guān)閉模塊功能和降低功耗的目的。 　　

 

采用時鐘門控技術(shù)可以達到關(guān)閉時鐘網(wǎng)絡(luò)的目的。以圖2(a)中所示電路為例，仿真生成的波形如圖2(b)所示。可以看到只有在EN信號為1和時鐘信號CLK上跳同時發(fā)生，ENCLK才會從0變?yōu)?，激活時鐘網(wǎng)絡(luò)。在其他時刻，時鐘網(wǎng)絡(luò)是關(guān)閉的。插入的時鐘門控單元不僅能通過關(guān)閉時鐘網(wǎng)絡(luò)而明顯的降低功耗外，還有其他幾個重要的功能： 　　

①D觸發(fā)器的時鐘輸入端口對毛刺敏感，門控單元能有效地濾除信號EN的毛刺，從而確保進入D觸發(fā)器時鐘端口的ENCLK信號不會出現(xiàn)毛刺，避免因競爭而導致觸發(fā)器發(fā)生錯誤的狀態(tài)變化。 　　

②鎖存器的插入增加了ENL信號的延時。 　　

③對于n位寄存器組，n條反饋連線和n個多路選擇器被一個門控單元所取代，不僅帶來面 積上的節(jié)省，降低后端布線的擁塞，同時又進一步降低了功耗。

 

采用此種方式，可實現(xiàn)工作頻率410MHz，數(shù)據(jù)吞吐率5.23Gbps，功耗為58 mW，完了AES ASIC的功耗高的問題


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